几个月前AMD发布了关于他们的Ryzen CPU新技术的资讯。AMD的3D V-Cache技术带来多达64MB的额外L3快取，并将其堆叠在Ryzen CPU的顶部。3D快取从一开始就被设计为可堆叠。这证明了AMD在这项技术上已经持续了工作几年。
现在来自TechInsights网站的Yuzo Fukuzaki提供了更多关于AMD快取技术新进展的细节，Fukuzaki在Ryzen 9 5950X样品上发现了具体的连接点。样品上还有一个额外空间的说明，透过提供更多的铜质连接点，为3D V-Cache创造了无障碍环境。
堆叠安装过程利用了一种叫做"Through-Silicon"的技术，即TSV，它透过混合粘合将SRAM的第二层连接到晶片上。在TSV中使用铜而不是通常的焊料，可以实现热效率和更多的频宽。这取代了使用焊料将两个晶片相互连接的做法。
他还在LinkedIn关于这个问题的文章中指出：为了应对memory_wall问题，快取记忆体的设计很重要，这是快取密度在製程上的趋势，逻辑上的3D记忆体整合可以有助于获得更高的性能。随着AMD开始实现Chiplet CPU整合，他们可以使用KGD(Known Good Die)来摆脱模具的低产量问题。在IRDS(International Roadmap Devices and Systems)中，这一创新预计将在2022年实现。
TechInsights以反向方式深入研究了3d V-Cache的连接方式，并提供了以下发现的结果：
TSV间距;17μm
KOZ尺寸;6.2 x 5.3μm
TSV数量粗略估计;大约23000个
TSV製程位置;在M10-M11之间(共15种金属，从M0开始)
我们暂时只能猜测AMD计画在其未来的结构中使用3D V-Cache，例如在不久的将来发布的Zen4架构。这项新技术使AMD处理器在Intel技术之上有了一个有利的飞跃，由于我们看到CPU核心数量每年都在增加，因此L3快取的大小变得越来越重要。
